Основы языка VHDL

Основы языка VHDL
АктуальностьИдёт набор
СтоимостьПо запросу
Продолжительность30 часов
Начало занятийПо мере формирования группы
  Записаться на курс

Программа курса

Рассматриваются характеристики языков проектирования аппаратуры и принципы интерпретации поведения в моделирующих системах. Раскрываются цели создания языка VHDL. Последовательно изучаются базовые концепции языка, структурное представление проекта, время, сигналы, дельта-циклы, структура программы на языке VHDL, типы данных, операции, параллельные и последовательные операторы языка. Рассматривается описание типовых дискретных устройств, содержащих комбинационные схемы, регистры, счетчики, а также подпрограммы и пакеты. Рассматриваются способы построения операционных устройств: микропрограммные потоковые и конвейерные реализации.

На лабораторных работах слушатели знакомятся с системой моделирования ModelTech. и процессом отладки. Темы лабораторных работ включают проектирование комбинационной схемы, структурное представление проекта, проекты с памятью, описание цифрового автомата, реализацию операционного устройства.


Контактная информация

пн. - пт. с 10:00 до 17:00
+7 812 346-28-18, +7 812 346-45-21
+7 812 346-45-21
ino@etu.ru

Запись на курс

Отправляя сообщение с помощью данной формы, вы соглашаетесь с обработкой своих персональных данных в соответствии с «Политикой обработки и защиты персональных данных СПбГЭТУ «ЛЭТИ». Все поля помеченные * являются обязательными для заполнения.